Verilog写的 AHB总线接口的SRAM代码,带Testbench。
Verilog写的 AHB总线接口的SRAM代码,带Testbench。
基于AHB总线的sram控制器,带有memory bist
一款verilog设计的SRAM控制器,可以实现AHB总线控制的功能。
ahbsram contains all codes of sram
amba总线的ahb到sram的接口,Verilog代码,还算详细,算是不错的资料。
ahb接口的sram做读写测试的读写时序
1、设计基于AHB总线的SRAM读写控制器:根据AHB总线输入hsize与haddr自动选择块与片选,在原有基础上,增加了8位数据与16位数据深度,即当hsize选择8位数据传输时,数据深度为8*8k=2^16,当选择16位时,数据深度为4*...
一个AHB_SRAM的从机控制器,自己看视频学了一部分,是基于低功耗设计思想的,但是也满足AHB的时序要求,只做过功能仿真,附件含有代码、图片、tb代码、RTL 视图,和说明等,欢迎下载
设计一个挂载在AHB的SRAM控制器,根据AHB总线协议,用8块8K的SRAM组成一个64K的SRAM,每个SRAM的数据输入端口的数据宽度为8为,并将其作为从机与AHB连接。
AHB到SRAM接口,用VERILOG写的,支持cortexM0。
ahb_sram简单设计源码;
基于AHB总线的SRAM控制器,包含SRAM模型文件 https://blog.csdn.net/zgezi/article/details/106958725#comments_20579664
基于AHB总线协议的sram控制器的verilog代码和ahb协议手册
#基于AHB总线SRAM控制器 的设计及优化
AHB_sram_ahbsram_AHB的SRAM_ahbprotocol_verilog_ahb.zip
AHB_sram_ahbsram_AHB的SRAM_ahbprotocol_verilog_ahb_源码.zip
ahb总线Verilog代码及sv仿真文件
针对给定的AMBA AHB SRAM Slave接口模块,设计特定传输操作的Master模块 //设计指标: //AMBA AHB2.0 接口 //32bit 数据位宽 //先写入数据,后读出数据确认 //传输要求1:0x0 ‐> 0x8, INCR //传输要求2...
ahb_sramc验证的Makefile,和sram core文件
启星·IP项目实践:AHB-SRAM设计与验证 (AMBA 2.0 AHB 可以写入简历)
总线的控制单元是总线与SRAM控制器连接的接口,所有AHB总线传输过来的数据信号都必须经过总线控制单元的转换处理,否则,数据信号就不能被传送到SRAM控制器,就不能很好的实现SRAM控制器与总线之间的数据传输。AHB...
RTL+TB
simple SRAM controller based on AHB bus sram core